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    DDR2 控制器Altera FPGA管脚分配步骤

    * 作者 : admin * 发表时间 : 2018-08-23 * 浏览 :

    DDR2 控制器Altera FPGA管脚分配步骤

    骏龙科技技术支持部



    1. megawizard中选择DDR2控制器。

    2. 设置memory相关参数,包括DDR2数据位宽,时钟速率,地址等。

    3. 设置controller相关参数,

    4. 设置memory timings参数,这些参数与选用的DDR2器件相关,可以查询DDR2控制手册。

    5. 设置board timing,这里的参数与PCB走线有关。

    6. 仿真模型设置,如果需要对生成的IP进行功能仿真,选上Generate Simulation Model。

    7. 生成DDR2控制器IP,在工程目录下可以查看到Altera 提供一个自测程序文件(_example_top.v),把_example_top.v设置为top level file。

    8. settings下的timequest timing analyzer处添加DDR2的时序约束文件SDC文件,如下图。




    9. 综合工程和管脚约束:综合完成后运行tcl scripts(在tools菜单下):选中_pin_assignments.tcl,然后点击RUN。

    10. 运行打开pin planner :assignments/pin planner

    11. 分配dqs信号到想要的DQS管脚上,注意DQS group有X8/X9mode, X4/X5mode,X16/X18mode.

    12. 指定DQ,ADDRESS和命令信号等到相应的IO bank,但DQ是跟随DQS的。如图,只需把location指定到bank位置,不需指定到某个IO号。

    13. 位置指定完成后,全编译!

    14. 全编译后查看是否有时序不满足,主要看信息栏,是否有报关键警告。

    15.


    16. 编译完成,时序也满足要求后运行:assignments/back-annotate assignments将之前指定到IObank的管脚反标到特定的IO管脚上。再查看pin planner时,你将会发现上图变为下图所示:


    17. assignments下选择Pin planner,倒出管脚文件,文件名后缀为*.csv.

    18.