数字逻辑电路_(实验二十:VHDL 语言(一))课堂实验指导书-应用案例-DE10-Nano持续更新-友晶-板卡教程-Intel FPGA教学资源分享/Altera FPGA学习教程
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    数字逻辑电路_(实验二十:VHDL 语言(一))课堂实验指导书

    详细说明

    Lab20:实验材料

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    实验二十VHDL语言(一)


    教材(2:P188    3位寄存器)

    注:原始代码为8位寄存器,适应开发板修改为3位寄存器,原理相同。

    信号对照表


    输入

    输出

    教材信号

    Reset

    clk

    ld

    D(2  downto0)

    Q(2  downto0)

    DE10_Nano

    KEY0

    KEY1

    SW3

    SW(2  downto0)

    led(2  downto0)

    教材代码:

    libraryIEEE;

    useIEEE.STD_LOGIC_1164.ALL;


    entity registersis Port(

    reset, clk,ld : instd_logic;

    d : in std_logic_vector(7 downto 0); q : out std_logic_vector(7 downto0)

    );

    endregisters;


    architecture Behave of registersis begin

    reg:process(reset,clk) begin

    if reset ='0'then

    q <="00000000";

    elsif rising_edge(clk)then if ld= '1' then

    q <= d; end if;

    end if; endprocess;

    endBehave;


    实验问题:

    1,低有效的信号reset最好定义为怎样的信号名?


    2reset 是异步信号还是同步信号?


    3,端口定义时,最后一个端口的分号在哪里?


    4VHDL 代码什么地方用分号?